分頻器
通常用來對某個給定的時鐘頻率進行分頻，以得到所需的時鐘頻率。在設計數位電路中會經常用到多種不同頻率的時鐘脈衝，一般採用由一個固定的晶振時鐘頻率來產生所需要的不同頻率的時鐘脈衝的方法進行時鐘分頻。
在FPGA的設計中分頻器是使用頻率較高的基本設計，在很多的設計中也會經常用到晶片整合的鎖相環資源，如用Xilinx的DLL以及Altera的PLL來進行時鐘的分頻、倍頻與相移。在一些對時鐘精度不高的場合，會經常利用硬體描述語言來對時鐘源進行時鐘分頻。
分頻器是一種基本電路，一般包括數字分頻器、模擬分頻器和射頻分頻器。根據不同設計的需要，有時還會要求等佔空比。數字分頻器採用的是計數器的原理，權值為分頻係數。模擬分頻器就是一個頻率分配器，用帶阻帶通實現（比如音箱上高中低喇叭的分配器）。射頻分頻器也是濾波器原理，用帶內外衰減，阻抗匹配實現。
隨著FPGA技術的發展，基於FPGA技術的硬體設計數字分頻器已成為數字系統設計的研究重點。數字分頻器通常分為整數分頻器和小數分頻器。在有些需求下還要分數分頻器。
本設計是基於FPGA的數字分頻器，透過VHDL硬體設計語言，在Modelsim6。5上對設計的分頻器進行模擬驗證。
數字分頻器的設計
數字分頻器的設計與模擬分頻器的設計不同，數字分頻器可以使用觸發器設計電路對時鐘脈衝進行時鐘分頻。分頻器的一個重要指標就是佔空比，即在一個週期中高電平脈衝在整個週期中所佔的比例。佔空比一般會有1：1，1： N等不同比例的要求，由於佔空比的比例要求不一樣，所以採用的時鐘分頻原理也各不同。在FPGA的數字分頻器設計中，主要分為整數分頻器、小數分頻器和分數分頻器。現在分別介紹整數分頻器的設計、小數分頻器的設計和分數分頻器的設計。
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