介面的基礎--邏輯電平的定義

2021-12-12由藍豚360 發表于文化

數字邏輯起源於19世紀的英國數理邏輯學家Boole（布林），後經美國克勞德。夏農發展了布林的理論，形成了數位電路分析與設計的一整套理論，這就是布林代數，也稱邏輯代數，又叫開關代數。

在數位電路中，輸入與輸出量之間能滿足某種邏輯關係的邏輯運算電路被稱為邏輯閘電路。邏輯閘電路是數字積體電路中最基本的邏輯單元，也是實現邏輯運算的基本單元。常用的閘電路有與門、或門、非門、與非門、或非門、與或非門、異或門和同或門等。

關於整合邏輯閘電路，自最早的TTL（電晶體-電晶體邏輯電路）發展至當今的LVDS，經歷了TTL、ECL、CMOS、CML及LVDS。其中ECL電平根據供電的不同還分為：ECL――負電源供電（一般為－5。2v）PECL――正5V供電LVPECL――正3v3供電，還有一種2。5V供電。

DTL（Diode-Transistor Logic）：二極體-電晶體邏輯

TTL（Transistor-Transistor Logic）：電晶體-電晶體邏輯

HTL（High Threshold Logic）：高閾值邏輯電路

BTL（Backplane Transceiver Logic）：

IEEE 1194.1

GTL（Gunning Transceiver Logic）：

JEDEC

GTLP（Gunning Transceiver Logic Plus）：

ECL（Emitter Coupled Logic）：射極耦合邏輯

CMOS（Complementary Metal Oxide Semiconductor）互補金氧半導體

CML（current mode logic）：電流模式邏輯

VML（voltage mode logic）：電壓模式邏輯

LVDS（Low Voltage Differential Signal）：低電壓差分訊號

RTL（resistor–transistor logic）：電阻——電晶體邏輯

第一部分：TTL邏輯

TTL是Transistor-Transistor Logic電晶體-電晶體邏的縮寫，主要由BJT（Bipolar Junction Transistor 即雙極結型電晶體），晶體三極體和電阻構成，具有速度快的特點

TTL閘電路有74（商用）和54（軍用）兩個系列，每個系列又有若干個子系列。54系列是工作溫度範圍為-55~+125℃，74系列工作溫度範圍為0~70℃。包括標準TTL、高速型TTL（H-TTL）、低功耗型TTL（L-TTL）、肖特基型TTL（S-TTL）、低功耗肖特基型TTL（LS-TTL）、先進低功耗型TTL和先進低功耗肖特基型TTL等三代7個系列。

TTL電平訊號+5V等價於邏輯“1”，0V等價於邏輯“0”。

標準TTL——輸入高電平最小2V，輸出高電平最小2。4V，典型值3。4V；輸入低電平最大0。8V，輸出低電平最大0。4V，典型值0。2V。噪聲容限是0。4V。

S-TTL（Schottky肖特基型）——輸入高電平最小2V，輸出高電平最小Ⅰ類2。5V（Ⅱ和Ⅲ類2。7V），典型值3。4V；輸入低電平最大0。8V，輸出低電平最大0。5V。

LS-TTL（Low Power Schottky低功耗肖特基型）——輸入高電平最小2V，輸出高電平最小Ⅰ類2。5V（Ⅱ和Ⅲ類2。7V），典型值3。4V；輸入低電平最大Ⅰ類0。7V，Ⅱ和Ⅲ類0。8V；輸出低電平最大Ⅰ類0。4V，Ⅱ、Ⅲ類0。5V，典型值0。25V。

TTL電路是電流控制器件，TTL電路的速度快，傳輸延遲時間短（5-10

納秒

），功耗大；CMOS電路是電壓控制器件， CMOS電路的速度慢，傳輸延遲時間長（25-50ns），但功耗低。

TTL積體電路有兩種，一種為Push-Pull（又稱之為totem-pole圖騰柱）推輓輸出，另一種為集電極開路輸出。當為前者時，輸出高電平最大為400uA，輸出低電平最大為8mA。

TTL IC於1961年被髮明，1963年成為商業化產品，此後TI發明了74和54系列TTL積體電路。1985年引入了74AS/ALS Advanced Schottky型。

第二部分：CMOS邏輯

CMOS：Complementary Metal Oxide Semiconductor 互補金氧半導體。電壓控制的一種放大器件，是組成CMOS數字積體電路的基本單元。In 1963， while working forFairchild Semiconductor，Frank Wanlasspatented CMOS （US patent 3，356，858），其電路結構如下圖所示，由一個N型和一個P型MOS管構成一個互補的結構。CMOS一般使用增強型場效電晶體enhancement-mode MOSFET。

CMOS閘電路的特點就是高噪聲抑制能力和低靜態耗電。CMOS工作溫度範圍可以達到–55 °C to +125 °C。。

BTL>L minimal output capacitance （5 pF maximum）

TTL minimal output capacitance （8~15 pF）

BTL端接33 OHM，GTL端接50 OHM。

典型的BTL輸入和輸出電路

典型的GTL輸入和輸出電路

第三部分：ECL邏輯

ECL（Emitter Coupled Logic），中文譯名“射極耦合邏輯”，是一種適合高效能高速數字邏輯，它是一種非飽和型的雙極型電晶體邏輯電路，簡稱ECL門，也稱為電流開關邏輯（Current Switching Logic）門，它從根本上改變了飽和型電路的工作方式，在ECL電路中，三極體工作在放大和截止兩種狀態，由於不工作在飽和區，防止了飽和時的儲存效應，使邏輯電路的開關速率大大提高，是目前各類數字積體電路中最快的一種。

ECL在1956年由IBM公司發明

，最早稱為Current-steering logic，也稱為current-mode circuit。。其工藝如下圖，由一個恆流源式差放電路作為輸入端接收輸入訊號，由差放電路的輸出端接射隨器形成輸出。TTL的基本電路是與非門，而ECL的基本電路是或非門。

【注意】圖中的下拉電阻R必不可少，它在射隨器輸出與一個小於輸出低電平VOL的電壓之間，提供一個使射隨器工作於放大區的直流偏置。很多工程師在設計ECL電路時會漏掉這個電阻，導致ECL輸出電路無法工作。

ECL邏輯輸入和輸出之間有0。8V電壓擺幅，其輸入阻抗高而輸出阻抗低，三極體狀態改變很快，而延時很低，且Fanout能力強。

ECL邏輯閘電路的缺點是靜態耗電較大。

ECL器件有兩個供電電壓VCC和VEE。當VEE接地時，VCC接正電壓，這時的邏輯稱為PECL（Positive ECL）；當VCC接地時，VEE接負電壓，這時的邏輯稱為NECL（Negative ECL），一般狹義的ECL指的就是NECL。

起初的PECL器件是將VCC接+5V，後來為了直接利用廣泛使用的3。3V和2。5V電壓，出現了VCC=3。3V的LVPECL（Low Voltage PECL）和VCC=2。5V的2。5VPECL，有時把VCC=3。3V和2。5V的情況統稱為LVPECL。NECL也有同樣的情況。

需要指出的是，PECL和ECL並不是指兩種不同的ECL器件，而是同一個ECL器件在不同電壓供應下的表現。也就是說，一個ECL器件，當你給它的電壓供應是VCC=5V，VEE=0V時，它就稱為PECL，當你給它的電壓供應是VCC=0V，VEE=-5V時，它就稱為NECL。

相對於傳統的CMOS和TTL工藝，ECL具有以下特點：

ECL低輸出阻抗（6～8 ohm）和高輸入阻抗（可以看作無窮大）使之可以適合於驅動長的可控阻抗傳輸線。例如它可以驅動50～130ohm特徵阻抗的傳輸線而交流特性並沒有明顯的改變。

ECL邏輯的swing小（典型800mV），高低電平之間的轉換迅速，帶來的交流功耗更小，而且可以減少在高速應用中串擾（crosstalk）和EMI帶來的問題。

ECL器件的工藝使之能夠提供差分訊號，這是TTL和CMOS工藝所不具備的。而差分訊號的優點眾所周知——抗共模干擾能力強，接收容差大，無須額外參考電平作為判決門限。

ECL比TTL或CMOS消耗更多的直流功耗，但是ECL的交流功耗相對於頻率來說近似為常數，而TTL和CMOS的交流功耗是隨頻率的增加而增加的。也就是說，在高速應用中，ECL器件比TTL或CMOS器件在功耗問題上並不高。

在時鐘分配的應用方面，由於ECL器件對電壓和溫度的變化不如TTL和CMOS器件敏感，由ECL時鐘驅動產生的時鐘併發性更好，也就是說，輸出時鐘之間的skew更小。

相對於同為差分邏輯的LVDS，ECL具有以下特點

：

支援更高的速度。受工藝的限制，LVDS邏輯很少有高於1。5GHz的應用，而ECL邏輯可以應用高於3GHz的場合。

支援更遠距離的傳輸。在大背板或較長線纜的高速訊號傳輸場景下，ECL顯然比LVDS更加勝任。

對傳輸線阻抗的適應範圍更寬。LVDS屬於電流型驅動，其終端100ohm匹配電阻兼有產生電壓的功能。因此，為了不改變訊號擺幅，該電阻的阻值一般不能取100ohm以外的值。這意味著為了保證較好的訊號完整性，LVDS傳輸線的阻抗只能控制在50 ohm附近，而ECL可以驅動的傳輸線阻抗範圍則寬得多。

功耗較LVDS高

ECL邏輯的高低電平之差一般為800mV，其中心參考電平VBB根據VCC變化，一般為VCC-1。3V。因此ECL的電平隨VCC的不同而不同。如：PECL，VBB=5V-1。3V=3。7V，VOH=4。1V，VOL=。3V；LVPECL，VBB=3。3V-1。3V=2V，VOH=2。4V，VOL=1。6V；對於所有的NECL（VEE=-5V、-3。3V、-2。5V），均是VBB=0V-1。3V= -1。3V，VOH= -0。9V，VOL=-1。7V。

國際標準定義了幾類ECL邏輯，如ANSI/TIA/EIA-612 “Electrical Characteristics for an Interface at Data Signaling Rates to 52 Mbit/s”。 This standard defines the driver output and receiver input characteristics of 100k ECL。 The ‘612 standard maybe used with the ANSI/TIA/EIA-613 standard “High Speed Serial Interface （HSSI） for Data terminal Equipment and Data Circuit Terminating Equipment” which specifies the mechanical and functional requirements the HSSI interface。 HSSI was developed by Cisco Systems and T3plus Networks and later standardized by the TIA。

PECL邏輯

Positive ECL(也稱為Pseudo ECL)。

ECL採用-5。2V或-4。5V供電。PECL標準是從ECL標準發展而來的，二者的工作方式基本相同，區別在於PECL電路中用正電源+5V和地代替了ECL電路中的地和負電源- 5。2V。所以， PECL電路較ECL電路更便於使用，而LVPECL電路則使用了正電源+ 3。3V和地。

當然，由於負電源供電，始終存在不便，後來隨著工藝水平的提升，逐漸被PECL電平（+5V供電）所替代，後來隨著主流晶片的低電源供電逐漸普及，LVPECL也就順理成章地替代了PECL電平。

簡單的說：PECL由ECL標準發展而來，但在PECL電路中使用的是正電源。PECL訊號的擺幅相對ECL要小，這使得該邏輯更適合於

高速資料的序列或並行

連線。PECL標準最初由Motorola公司提出，經過很長一段時間才在電子工業領域推廣開。

PECL邏輯的輸出門結構

PECL電路的輸出結構如下圖所示，包含一個差分對管和一對射隨器。射隨器工作在正電源範圍內，其直流電流始終存在，這樣有利於提高開關速度，保持較快的關斷時間。PECL輸出的適當端接是連50Ω電阻至（VCC-2V）電平。在這種端接條件下，OUT+與OUT-的典型值為（VCC-1。3V），輸出直流電流約為14mA。PECL結構的輸出阻抗很低，典型值約為（4-5）Ω，這表明它有很強的驅動能力。但當負載與PECL的輸出端之間有一段傳輸線時，低阻抗造成的背向端接失配將導致訊號的高頻失真。

輸出門阻抗很小，一般只有4～5歐姆左右；輸出的驅動能力很強；直流電流能達到14mA；同時由於輸出門阻抗很小，與PCB板上的特徵阻抗Z0（一般為100歐姆）相差甚遠。當終端不是完全匹配的時候，訊號傳到終端後必然有一定的反射波，而反射波傳回到源端後，也不能在源端被完全匹配，這樣必然傳送二次反射。正因為存在這樣的二次反射，導致了PECL訊號不能傳輸特別高的訊號。一般155M、622M的訊號還都在使用PECL/LVPECL訊號，到了2。5G以上的訊號就不用這種訊號。

PECL訊號的迴流是依靠高電平平面（即VCC）迴流的，而不是低電平平面迴流。所以，為了儘可能的避免訊號被幹擾，要求電源平面干擾比較小。也就是說，如果電源平面干擾很大，很可能會降低PECL訊號的訊號質量。這就是ECL訊號出現之初為何選用負電源供電的根本原因。一般情況下，我們認為GND平面是比較乾淨的平面。因為我們可以透過良好的接地來實現GND的平整（即干擾很小）。從這個角度來說，PECL訊號和LVPECL訊號都是容易受到電源（VCC）干擾的，所以必須注意保證電源平面的噪聲不能太大。

對於輸出門來說，P/N二個管腳不管輸出是高還是低，輸出的電流總和是一定的（即恆流輸出）。恆流輸出的特性應該說是所有的差分高速訊號的共同特點（LVDS/CML電平也是如此）。這樣的輸出對電源的干擾很小，因為不存在電流的忽大忽小的變化，這樣對電源的干擾自然就比較小。而普通的數位電路，如TTL/CMOS電路，很大的一個弊病就是干擾比較大，這個干擾大的根源之一就是對電源電流的需求忽大忽小，從而導致供電平面的凹陷。

PECL直流電流能達到14mA，而交流電流的幅度大約為8mA（800mV/100ohm），也就是說PECL的輸出門無論是輸出高電平還是低電平，都有直流電流流過，換一句話說PECL的輸出門（三極體）始終工作在放大區，沒有進入飽和區和截至區，這樣門的切換速度就可以做得比較快，也就是輸出的頻率能達到比較高的原因之一。

PECL邏輯的輸入門結構

PECL輸入結構如下圖所示，它是一個具有高輸入阻抗的差分對，該差分對共模輸入電壓需偏置到（VCC-1。3V），這樣允許的輸入訊號電平動態範圍最大。它分為有輸入直流偏置和沒有輸入直流偏置（需要外接直流偏置的）等兩種。一般情況下，ECL/PECL/LVPECL訊號的匹配電阻（差分100歐姆）都是需要外加的，晶片內部不整合這個電阻。VCC-1。3V為輸入門的中間電平（即輸入訊號的共模電壓），對於LVPECL來說大約為2V，對於PECL來說為3。7V。也就是說，我們要判斷一個PECL/LVPECL電平輸入能否被正常接收，不僅要看交流幅度能否滿足輸入管腳靈敏度的要求，而且要判斷直流幅度是否在正常範圍之內（即在VCC-1。3V左右，不能偏得太大，否則輸入門將不能正常接收）。在這一點上與LVDS有很大的差別，務必引起注意。

在+5。0V和+3。3V供電系統中，PECL介面均適用，+3。3V供電系統中的PECL常被稱作低壓PECL （LVPECL）。在使用PECL電路時要注意加電源去耦電路，以免受噪聲的干擾，另外，PECL輸出採用交流還是直流耦合對負載網路的形式將會提出不同的要求。

PECL電路的輸出VOH的典型值為4。1V （VCC – 0。9V），VOL的典型值為3。3V （VCC – 1。7V）。LVPECL電路的VOH的典型值為2。4V （VCC – 0。9V），VOL的典型值為1。6V （VCC – 1。7V）。

LVPECL邏輯

LVPECL採用低電壓3。3V或2。5V供電，其介面高/低電平與標準PECL邏輯會有差異。其餘同上。輸入和輸出段電路結構如下列兩個電路圖所示。

LVPECL輸出段的典型電路結構

LVPECL輸入段（input stage）的典型電路結構

第四部分：CML邏輯

CML邏輯是一種比較簡潔的邏輯電路，它內建匹配電阻（輸入輸出都有50歐姆的電阻），這樣使使用者應用時特別簡單，不需要象ECL一樣加一堆的偏置電阻和匹配電阻。CML的特點是：high-speed capabilities ， adjustable logic output swing， level adjustment， and adjustable slew rate。

CML邏輯輸出結構

CML的輸出電路形式是一個差分對管，該差分對的集電極電阻為50Ω，如圖所示。

CML輸出段的典型電路結構

CML輸入段的典型電路結構

輸出訊號的高、低電平切換是靠共發射極差分對管的開關進行控制的。假定電流源的典型值為16mA，CML輸出負載為上拉至VCC的50Ω電阻，則單端CML輸出訊號的擺幅為VCC至（VCC-0。4V）。在這種情況下，CML差分輸出訊號擺幅典型值為800mV，共模電壓為（VCC-0。2V）。對同一個電流源來說，若CML輸出採用交流耦合至50Ω負載，這時的直流阻抗由50Ω集電極電阻決定。CML輸出共模電壓變為（VCC-0。4V），差分訊號擺幅仍為800mVP-P。交流和直流耦合情況下輸出波形如圖示。

A、由於輸出門也有50歐姆的匹配電阻，使得二次反射訊號也能被這個電阻匹配掉，這樣就避免了多次反射導致的訊號劣化（振鈴現象）。在這一點，與ECL電平相比有很大的改進，所以CML電平所能支援的速率比較高，一般情況下，2。5G/10G這樣的高速訊號都是採用CML電平來傳輸，不再採用LVPECL訊號。從光口的抖動指標來看，CML電平具有抖動指標小的特性。

對比3種電平抖動方面的效能：CML最優、ECL次之、LVDS比較差。這就是一般情況下LVDS訊號很少作為光介面驅動訊號的原因之一（當然，輸出訊號幅度比較小、電流驅動能力比較弱應該也是原因之一。）

B、同樣的，CML電平也是採用恆流驅動方式；

C、 CML電平的輸出AC擺幅能達到800mV；

D、一般情況下，CML電平可以是直流耦合方式對接，也可以是交流耦合方式對接。

CML邏輯輸入結構

CML輸入結構有幾個重要特點，這也使它在高速資料傳輸中成為常用的方式。CML輸入結構的輸入阻抗為50Ω，易於端接。輸入電晶體作為射隨器，後面驅動一個差分對放大器。下圖分別為CML邏輯閘電路的輸入閘電路結構模型。

Signal swing comparisons showing differential output voltage and driver offsets of LVDS, ECL and CML.

第五部分：VML邏輯

VML邏輯輸出結構

VML邏輯輸入結構（輸入端IN+和IN-需要上拉電阻）

同CML邏輯一樣，VML輸入端需要加上拉電阻。

第六部分：LVDS邏輯

LVDS介面又稱RS644匯流排介面，是20世紀90年代才出現的一種資料傳輸和介面技術。LVDS邏輯標準見ANSI TIA/EIA-644和IEEE1596。3–1996。

最基本的LVDS器件就是LVDS驅動器和接收器。LVDS的驅動器由驅動差分線對的電流源組成，電流通常為3。5 mA。LVDS接收器具有很高的輸入阻抗，因此驅動器輸出的大部分電流都流過100 Ω的匹配電阻，並在接收器的輸入端產生大約350 mV的電壓。當驅動器翻轉時，它改變流經電阻的電流方向，因此產生有效的邏輯“1”和邏輯“0”狀態。

LVDS技術在兩個標準中被定義：ANSI/TIA/EIA644 （1995年11月透過）和IEEE P1596。3 （1996年3月透過）。這兩個標準中都著重定義了LVDS的電特性，包括：

① 低擺幅（約為350 mV）。低電流驅動模式意味著可實現高速傳輸。ANSI/TIA/EIA644建議了655 Mb/s的最大速率和1。923 Gb/s的無失真通道上的理論極限速率。

② 低壓擺幅。恆流源電流驅動，把輸出電流限制到約為3。5 mA左右，使跳變期間的尖峰干擾最小，因而產生的功耗非常小。這允許積體電路密度的進一步提高，即提高了PCB板的效能，減少了成本。

③ 具有相對較慢的邊緣速率（dV/dt約為0。300 V/0。3 ns，即為1 V/ns），同時採用差分傳輸形式，使其訊號噪聲和EMI都大為減少，同時也具有較強的抗干擾能力。

所以，LVDS具有高速、超低功耗、低噪聲和低成本的優良特性。

LVDS的應用模式可以有四種形式：

① 單向點對點（point to point），這是典型的應用模式。

② 雙向點對點（point to point），能透過一對雙絞線實現雙向的半雙工通訊。可以由標準的LVDS的驅動器和接收器構成；但更好的辦法是採用匯流排LVDS驅動器，即BLVDS，這是為匯流排兩端都接負載而設計的。

③ 多分支形式（multidrop），即一個驅動器連線多個接收器。當有相同的資料要傳給多個負載時，可以採用這種應用形式。

④ 多點結構（multipoint）。此時多點匯流排支援多個驅動器，也可以採用BLVDS驅動器。它可以提供雙向的半雙工通訊，但是在任一時刻，只能有一個驅動器工作。因而傳送的優先權和匯流排的仲裁協議都需要依據不同的應用場合，選用不同的軟體協議和硬體方案。

為了支援LVDS的多點應用，即多分支結構和多點結構，2001年新推出的多點低壓差分訊號（MLVDS）國際標準ANSI/TIA/EIA 899-2001，規定了用於多分支結構和多點結構的MLVDS器件的標準。

LVDS用於低壓差分訊號點到點的傳輸，該方式有若干優勢，使其更具有吸引力。較小的訊號擺幅使得功耗較低，一般負載阻抗為100Ω的差分線上的電流不超過4mA。這一特徵使得LVDS適合做並行資料傳輸。此外訊號的電平很低，從而使得該結構可以在2。5V的低電壓下工作。LVDS輸入訊號電壓可以從0V到2。4V變化，單端訊號擺幅為400mV，這樣允許輸入共模電壓從0。2V到2。2V範圍內變化，也就是說LVDS允許驅動器和接收器兩端地電勢有±1V的落差。

LVDS邏輯輸出結構（NMOS）

LVDS輸出段的典型電路結構

LVDS電路差分輸出阻抗典型值為100Ω。

LVDS邏輯輸入結構

LVDS輸入結構如下圖所示，IN+與IN-輸入差分阻抗為100Ω。為適應共模電壓寬範圍內的變化，輸入級還包括一個自適應電平轉換電路，該電路將共模電壓設定為一固定值，該電路後面是一個施密特觸發器。施密特觸發器的輸入門限具有滯回特性，觸發器後級是差分放大器。

LVDS輸入段的典型電路結構

LVDS電平與PECL和CML電平來說有幾個比較顯著的特點：

LVDS電平的驅動電流很小才4mA，所以功耗特別小，輸出擺幅為400mV。當系統種有很多這種訊號的時候（如TDCS6440G晶片有64對的622M 的LVDS收發），它的功耗優勢就能體現出來。在我們設計系統的過程中，晶片的功耗和系統的散熱一直是重點考慮的問題。

LVDS電平可以做成支援熱插拔，用作背板驅動，而PECL/LVPECL和CML電平一般情況下不支援熱插拔，不能用在背板驅動。從電路的結構上我們也可以看到LVDS的輸出門結合了PECL電平和CML電平的特點，並且透過串阻的限流，可以限制浪湧電流的產生，避免門的損壞，CML電平也能做成支援熱插拔，但是普通的CML電平不一定能支援熱插拔。

LVDS的輸入門與其他輸入門有一個顯著的特點，前面有一個類似於直流電平漂移適配電路（ADAPTIVE LEVEL SHIFTER），這個電路能夠適應直流電平（common-mode voltage）的變化的，使得輸入直流電平變化範圍可以很寬（0。2V~2。2V）。也正因為這樣，LVDS比其他訊號有更強的共模抗干擾能力。因為LVDS差分線一般情況下離得比較近，一旦有干擾，P、N二個訊號會同時受到干擾，這樣導致P/N同時上升或者下降，而LVDS透過這個均衡電路就能很好地適應這種干擾，從而提高共模抗干擾能力。

這一點與PECL電平有顯著的差別，PECL訊號是要求直流電平在VCC-1。3V左右，偏差不能太大，否則就不能正常接收。

LVDS輸入門內部集成了100歐姆的匹配電路，所以晶片外部就不需要再加匹配電阻，大大簡化了設計的難度。如果在BGA下需要加一堆的匹配電阻的話，其設計難度確實不是一般的大。

LVDS還能容忍收發器之間的GND電平差達到＋－1V左右。這個特性使得LVDS在用於二個不同系統之間的互連的時候就顯得特別方便，它可以不要求二個系統的GND平面完全等電勢。例如，主框與從框之間可以透過LVDS訊號互連起來。

第七部分：邏輯電路之間的連線與耦合

PECL與PECL連線

兩個LVPECL邏輯閘電路之間——DC直流耦合

圖5。PECL直接耦合連線圖示

圖5的匹配方式是PECL電路的基本匹配模型，其中2個50歐姆的作用，既是交流匹配的電阻（靠近輸入端放置），也充當直流回路的偏置電阻。由於是同一種電平對接，AC擺幅和DC電平沒有問題（符合下表），

兩個LVPECL邏輯閘電路之間——交流耦合

In the case of ac-coupling， because there is no longer a dc path for falling edges， the LVPECL driver outputs should be grounded via small resistors in the range 140 Ω – 220 Ω in order to provide dc for falling-edge current。 On the receiver side， the termination resistors should be at

VCC – 1。3 V， because if the receiver requires an LVPECL signaling level， the common-mode

voltage is around 2 V for a 3。3-V supply voltage。 In the case that the receiver requires a different

voltage swing， then the termination resistors Rt should be terminated to the common-mode input voltage of the receiver。

圖7

圖7是從圖5演化而來，R1=130/R2=82（3v3）；R1=82/R2=130（5v）。其中R1/R2既充當交流匹配電阻（50歐姆），也充當直流偏置電阻。缺點是：4個電阻都必須放在離輸入端很近的地方，對PCB布板造成困難。匹配電阻功耗比較大，如果路數很多的話，對單板的功耗來說是一個比較大的問題（靜態電阻很小）。

圖8

圖8是一種資料上很少提，但是卻很有用的電路方式，其中R1=140~200歐姆（3。3V供電時）/R1=270~330歐姆（5V供電時），R2=100歐姆。R1為輸出門提供偏置電流，R2為交流訊號提供匹配。輸入門的直流電平直接利用輸出門的直流電平，並不需要外來的上下拉電阻來提供。這種電路的優點是電阻個數很少，只有3個。只有R2一個電阻必須放在離輸入門比較近的地方，R1放置的地方可以比較隨便，只要不引入過長的線頭（過長的線頭會導致反射）就可以，PCB布板比較容易處理。這種電路的功耗比圖7小得多。

LVPECL與PECL連線

對於LVPECL和PECL來說，雖然AC的擺幅相同（800mV），但是直流電平不一樣，所以無法之間用DC耦合對接起來。在這種情況下，我們可以考慮用AC耦合方式來處理。在設計PECL交流耦合電路的時候，我們需要考慮：

² 給PECL 輸入提供VCC – 1。3V的電壓偏置，且輸入阻抗應該和訊號傳輸線的阻抗匹配；

² 選擇合適的電阻給PECL輸出提供電流路徑，同時要避免PECL輸出過大電流。

² 此外，還要注意系統的功耗和複雜度。

圖9

其中：R1=140~200歐姆屬於直流偏置電阻，C1為耦合電容，可以放在線上的任何一個地方，不一定在源端，也不一定要在末端。R2=100歐姆屬於交流匹配電阻，一定要放在末端。R3、R4為K級別的電阻，必須滿足R4/（R3+R4）=（VCC-1。3V）/VCC的比值就可以。R3/R4為輸入端提供直流電平，所以對PCB上的位置沒有特殊要求，只需要不引入長線頭就可以。

優點：對於交流耦合來說，器阻容器件的個數算是比較少；只對一個電阻的位置（R2）有要求，其他的沒有要求；功耗也比較小。這種電路還帶來另外一個優點，那就是當LVPECL輸出沒有交流訊號的時候，那麼輸入端卻可以依靠100歐姆（R2）的電阻使得P/N維持一個電壓差，從而保證輸入端的穩定（恆為“0”或者“1”）。大家可以聯想到晶片LOS訊號的檢測機制――看輸入的訊號是否為長“0”或者長“1”，為晶片的正確檢測LOS提供了保證。

圖10

圖10電路是很多資料推薦使用的，從原理上分析沒有錯，但是從實用的角度來說並不是最佳方案。電路（a）種的R2/R3既做為交流匹配電阻，又做為輸入直流電平，由於R2/R3共4個電阻必須放在輸入引腳附近，所以可能導致PCB布板困難。同時功耗也比較大。如下圖為類似（a）的一個例項電路。

其中，由R1 和R2 組成的電阻分壓網路給PECL輸入提供了偏置電壓VBB （VCC – 1。3V ），同時R1 和R2 還要和訊號傳輸線的阻抗Z0 匹配。假設Z0 = 50Ω，則

解方程可得

當訊號為PECL電平,即VCC = 5V 時, R1 = 68Ω, R2 = 180Ω;當訊號為LVPECL 電平,即VCC = 3.3V 時, R1 =82Ω, R2 = 130Ω。

PECL的輸出靜態電平典型值為VCC – 1.3V ,在選擇直流偏置電阻R3 時僅需該電阻能夠提供14mA到地

的通路,這樣R3 = (VCC – 1.3V ) /14mA。在+ 3.3V 供電時, R3 = 142Ω; + 5.0V供電時, R3 = 270Ω。然而這種方式給出的交流負載阻抗低於50Ω,在實際應用中, + 3.3V供電時, R3 可以從142Ω 到200Ω 之間選取, +5.5V供電時, R3 可以從270Ω到350Ω之間選取,原則是讓輸出波形達到最佳。

電路（b）應該說有比（a）比較大的改進，雖然從電阻的個數上來說還多一個，但是PCB布板容易，並且功耗比較小。其R2/R3阻值可以是K級別的。

圖11

PECL與LVDS介面的連線

上面的連線電路提供一個50mV的failsafe偏置電壓給LVDS接收機。

R1//（R2+R3） = 50 Ohms為PECL提供一個50 OHM的匹配。

² LVPECL與LVDS介面的連線

對於LVPECL輸出，LVDS輸入的訊號來說，LVPECL的直流輸出電平為2V左右，而LVDS的直流輸入可以為0。2V~2。2V，所以直流電平本身不是關鍵。對於交流電平來說LVPECL輸出最大為800mV，甚至超過1V，而LVDS的輸入交流電平一般不能承受800mV的輸入（具體還得看晶片資料的說明），一般是認為最大在400mV左右。所以如何把交流幅度調整到LVDS能夠接受的範圍才是關鍵。可以考慮採用直流耦合和交流耦合，如下面兩圖所示。